赛芯锂保芯片Layout参考

PCB Layout参考---两颗芯片并联

两个同型号的锂电保护可以直接并联，实现几乎是直接翻倍的带载能力，降低内阻，提高效率，但布板清注意：

①两个芯片尽量对称，直接跨接在B-和大地上。

②B-和VM尽量大面积铺地，减小布线内阻和加强散热。

③0.1uF电容尽量靠近VDD和GND PIN，每片锂电保护IC都需要一个0.1uF电容。100Ω电阻最好共用一颗电阻，并且布的离VDD近些，尽量与两个芯片距离差不都。

④VDD采样线可以略长些，也无需多粗，但需要绕开干扰源-VDD采样线里面没有大电流。

PCB Layout参考---DFN1*1-4

①DFN1*1-4封装较小，PCB板上，封装焊盘略大一些，避免虚焊。

②0.1uF电容尽量靠近VDD和GND PIN，走线经过电阻后，先经过电容再到芯片的VDD。

③电容的GND尽量短的回到芯片的GND，使整个电容环路最小。

④芯片的GND（B-）到VM建议预留一个C2（0.1uF）电容位置，C2电容可以提高ESD和抗干扰能力。

⑤芯片的EPAD，建议连接芯片的GND（B-）或者悬空。